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作者：qr_ljj 
来源：CSDN 
原文：https://blog.csdn.net/qr_ljj/article/details/80671068 
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module detect_module(clk4,rst4,Rx_Pin_In1,H2L_Sig);//帧开始监测模块
input clk4;
input rst4;    //复位信号
input Rx_Pin_In1;   //串行输入数据RX_Pin_In

output H2L_Sig;    

reg H2L_F1;
reg H2L_F2;
 
always @ ( posedge clk4 or negedge rst4 )
	if( !rst4 )
		begin
			H2L_F1 <= 1'b1;
			H2L_F2 <= 1'b1;
		end
	else
		begin
			H2L_F1 <= Rx_Pin_In1;
			H2L_F2 <= H2L_F1; 
		end

assign H2L_Sig = H2L_F2 & !H2L_F1;

endmodule 

